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【課程名稱】 Verilog FPGA數位電路設計實習模擬(LAB)
課程使用Altera FPGA開發板~
授課講師滿意度高達100%
【課程代碼】 07S309
【上課時間】 2018/3/17-5/5,每周六。(3/24、3/31、4/7停課) 
【課程目標】 本課程的最大目標是使學習者能夠快速的入門、快速的活用、具體的學習到Verilog HDL的設計技巧及經驗,以便增強在職場上的競爭力。
【課程特色】 Verilog硬體描述語言(HDL: Hardware Description Language)的 設 計理念在FPGA數位電路設計、超大 型積體電路設計(VLSI)、及系統晶片(SOC)設計上均扮演著非常重要的 角 色,是軟硬體工程師在職場上必備的工 具。
本課程的特色在於由淺而深、循序漸近的探討 Verilog HDL 的 設計理念,並搭配精彩而簡易的設計範 例,實際的在Cadence Verilog 電路模擬軟體及FPGA硬體板上徹底的 實 習數位電路設計。
【修課條件】 大專以上電子、電機、資工等相關科系,具備有數位電路設計基礎者選 修。
【課程大綱】 Day 1
1. Verilog 電路模組架構及運算子使用方法說明
2. Verilog 行為模式描述及代表性循序指 令說明(always、if-else、case)
3. 電路模擬及FPGA電路設計實習

Day 2
1.Verilog 循序電路設計總覽: 正反器、暫存器、計數器、管線處 理、 檔案處理、微處理器界面技術
2. 七段顯示器及按鍵控制電路設計實習
3. 計秒器、計數 器、 馬表電路設計實習

Day 3
1.Verilog 有限狀態機設計 (FSM : Finite State Machine)
2.Code Coverage 測 試覆蓋率及設計優劣分析
3.晶片合成(Chip Synthesis)方法說明
4.Layout 後的電路 模擬及驗證(Post Layout Simulation)設計實習

Day 4
1. 晶片內建記憶體及 FIFO 控制電路設計實習
2. RS-232通訊控制電路設計實習

Day 5
1. PLL, VGA 控制電 路設計實習
2. I2C 系統專題設計實習
3. AMBA (ARM Processor Bus) 設計實習

預計課程使用板材(視開課時廠商出貨狀況異動)




【課程師資】 鄭羽熙 博士
學歷:台灣大學電機博士
專長:GPU平行處 理、 H.264及SOC晶片設 計、電腦3D繪 圖
【上課時數】 35 小時
【上課地點】 新竹市光復路二段101號創新育成大樓
【主辦單位】 財團法人自強工業科學基金會
【課程費用】 18000元 (超值優惠價格需送出報名表後,系統發出報名成功回函確認金額。)
【超值優惠】
  • VIP企業會員價:VIP企業會員可享優惠價格 (按我)
  • 會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 16000 元
  • 早安鳥方案:會員於開課二週前(含)報名並完成繳費,可享超值優惠價 15700 元
  • 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 500 點
【諮詢專線】 03-5623116 ext 3221 林小姐 wplin@tcfst.org.tw
【學員須知】 報名與繳退費方法常見問題與解決會員紅利積點活動辦法
【注意事項】
  1. 若遇不可預測之突發因素,基金會保有相關課程調整、取消及講師之變動權。
  2. 無紙化環境,輕鬆達到減碳救地球,即日起16小時以上課程結業證書改以電子方式提供。
  3. 使用VIP廠商優惠之學員,上課當日報到時須查核該公司識別證(相關證明資料)。
  4. 會員紅利折抵限以原價或會員優惠價再折抵,其他方案不適用。
  5. 課前請詳閱簡章之課程內容或利用課程諮詢電話。
  6. 課程嚴禁旁聽,亦不可攜眷參與。