自強課程

課程名稱

Verilog FPGA數位電路設計模擬精實班熱烈招生中

<<課程贈送Xilinx FPGA開發板>>

※早安鳥方案：會員於 11/8 前(含) 報名，可享超值優惠價 16500 元

課程代碼：

14S386

上課時間：

114/12/13、12/20、12/27，週六，09:00~17:00，共三週21小時。

上課時數：

21 小時

上課地點：

清華大學第四綜合大樓(清華大學東側門入口處左手邊即為自強基金會大門入口/清大郵局左側)

課程費用：

18000元 (符合超值優惠價格者需送出報名表後，系統發出報名成功回函確認金額。)

超值優惠：

VIP企業會員價：VIP企業會員可享優惠價格 (按我)
會員優惠價： 會員於開課前七天完成報名繳費者可享會員優惠價 17500 元
會員紅利折抵：本課程歡迎使用紅利折抵，最高可使用 100 點

課程目標：

1.Verilog硬體描述語言(HDL:Hardware Description Language)的設計理念在FPGA數位電路設計、超大型積體電路設計(VLSI)、及系統晶片(SoC)設計上均扮演著非常重要的角色，是軟硬體工程師在職場上必備的工具。
2.本課程的特色在於由淺而深、循序漸近的探討Verilog HDL的設計理念，並搭配精彩而簡易的Vivado/Vitis設計範例，實際的在Xilinx FPGA硬體板上徹底的實習數位電路及計算機架構設計。
3.本課程的最大目標是使學習者能夠快速的入門、快速的活用、具體的學習到Vivado Verilog HDL及晶片的設計技巧，以便增強在職場上的競爭力。

課程大綱：

1.Verilog電路模組架構及運算子使用方法說明
2.Verilog行為模式描述及代表性循序指令說明(always、if-else、case)
3.Vivado電路模擬及Xilinx FPGA電路設計實習
4.Verilog循序電路設計總覽及微處理器界面設計說明
5.基礎轉換應用電路設計實習
6.Verilog有限狀態機控制器設計(FSM:Finite State Machine Controller)
7.良好的HDL設計風格(Coding Style)說明
8.基礎控制器電路設計實習
9.Code Coverage測試覆蓋率及設計優劣分析
10.晶片合成(Chip Synthesis)方法及時序分析說明
11.Layout後的電路模擬及驗證(Post Layout Simulation)設計實習
12.晶片內建記憶體及FIFO控制電路設計實習
13.RS-232通訊控制電路設計實習
14.ILA電路除錯邏輯分析儀使用實習
15.MMCM/PLL,VGA控制電路設計實習
16.I2C系統專題設計實習

課程師資：

鄭羽熙博士
學歷：國立台灣大學電機系博士
專長：Machine learning and Artificial Intelligence application、Multi-core parallel processing and GPU massive processing、Embedded SoC and AI edge computing system、FPGA,SoPC, and Chip Design、Video codec application

主辦單位:

財團法人自強工業科學基金會

相關課程：

14S386 Verilog FPGA數位電路設計模擬精實班
14S387 SoPC應用系統開發精實班

學員須知：

報名與繳退費方法｜常見問題與解決｜會員紅利積點活動辦法

注意事項

清華大學學生優惠方案：清華大學學生可享課程最低優惠價─VIP企業會員優惠價，完成報名後須來電告知修改費用(使用本優惠價須於報名同時檢附在學中有效的清華大學學生證，且不得開立抬頭「國立清華大學」以外的三聯式公司發票)。

若遇不可預測之突發因素，基金會保有相關課程調整、取消及講師之變動權。

無紙化環境，輕鬆達到減碳救地球，即日起16小時以上課程結業證書或未達16小時課程上課證明皆以電子方式提供。

使用VIP廠商優惠之學員，上課當日報到時須查核該公司識別證(相關證明資料)。

會員紅利折抵限以原價或會員優惠價再折抵，其他方案不適用。