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自強課程
課程名稱
【勞動力發展署補助80%】FPGA Verilog HDL數位邏輯電路設計班
熱烈招生中
報名前請學員詳讀修課條件後再報名(講師DEMO實作部份)
(本課程不送學員板材!)
(本課程不送學員板材!)
在FPGA數位電路設計超大型積體電路設計(VLSI)或系統晶片(SOC)設計上均扮演著非常重要的角色，是 軟硬體工程師在職場上必備的工具。工業4.0(生產力4.0)應用以機器手臂為重要抓手的“工業4.0”戰略，會加速智慧製造的進程。未來物聯網與工業4.0是大勢所趨，而高性能電機控制是實現工業4.0的關鍵應用。使用FPGA/Verilog可充分滿足當今磁場定向控制 (FOC) 等複雜控制演算法所提出的苛刻的時序和性能要求。本單位精心規劃「FPGA/Verilog HDL實作實戰班」學程，課程進行搭配FPGA實驗板，將會先詳細講述FPGA/Verilog HDL語法，再以主題實驗的方式進行實戰教學。然綜觀目前國內有關的FPGA課程，均未完整解說Verilog HDL語法及其對應之數位邏輯電路之呈現。導致上完課程後，還是無法與業界銜接。
為解決此現象，課程內容針對FPGA/Verilog HDL語法與應用，採深入淺出講解並輔以LAB實戰，上完完整課程後能熟悉Verilog語言全貌，帶領大家進入以Verilog為主的各種相關設計領域，因此非常適合各層次的設計者參考使用。PS:課程內容絕非大量講授工具應用等紙上談兵！現在，就從最實際實戰的Verilog HDL語法完整講解，讓聽完課程的學員， 真正有能力設計數位邏輯電路。
為解決此現象，課程內容針對FPGA/Verilog HDL語法與應用，採深入淺出講解並輔以LAB實戰，上完完整課程後能熟悉Verilog語言全貌，帶領大家進入以Verilog為主的各種相關設計領域，因此非常適合各層次的設計者參考使用。PS:課程內容絕非大量講授工具應用等紙上談兵！現在，就從最實際實戰的Verilog HDL語法完整講解，讓聽完課程的學員， 真正有能力設計數位邏輯電路。
課程代碼：
06C016
上課時間：
3/22~6/7(三)18:50~21:50共36小時
上課時數：
36 小時
上課地點：
課程費用：
6660元
(符合超值優惠價格者需送出報名表後，系統發出報名成功回函確認金額。)
修課條件：
1.資訊、資工、資管、電子、電機等相關科系畢業生
2.熟悉邏輯設計以計算機組織者佳
3.想從事CPLD, FPGA研發工作者
(講師DEMO實作部份)
2.熟悉邏輯設計以計算機組織者佳
3.想從事CPLD, FPGA研發工作者
(講師DEMO實作部份)
課程大綱：
1. FPGA工具介紹、安裝與使用及如何使用ModelSim作電路模擬
2. Hierarchical Modeling Concepts
3. Verilog HDL Lexical conventions: data
4. Verilog HDL Modules and Ports:Module definition, port declaration, connecting ports, hierarchical name referencing
5. Logic Synthesis, Algorithmic State Machine
6. Gate-Level Modeling
7. Verilog HDL Dataflow Modeling:Continuous assignments, delay specification, expressions, operators, operands, operator types
8. Verilog HDL Behavioral Modeling:Structured procedures, initial and always, blocking and nonblocking statements, delay control, generate statement, event control, conditional statements, multiway branching, loops, sequential and parallel blocks.
9. Verilog HDL Tasks and Functions : Function, Task, Assignment, and Finite State Machine
10. Timing Simulation in Verilog
11. Useful Modeling Techniques
12. LAB實戰部分:
【A.基礎LAB】:
Verilog 循序電路設計:正反器、暫存器、計數器、LED或七段顯示器、按鍵控制 電路、計秒器、計數器電路實 驗、Finite State Machine:比大小遊戲電路實驗、紅綠燈控制電路實驗
【B.進階LAB】:
LCD1602實驗、RS-232通訊(UART)控制電路實驗、I2C 系統電路實驗、VGA 控 制電路實驗
2. Hierarchical Modeling Concepts
3. Verilog HDL Lexical conventions: data
4. Verilog HDL Modules and Ports:Module definition, port declaration, connecting ports, hierarchical name referencing
5. Logic Synthesis, Algorithmic State Machine
6. Gate-Level Modeling
7. Verilog HDL Dataflow Modeling:Continuous assignments, delay specification, expressions, operators, operands, operator types
8. Verilog HDL Behavioral Modeling:Structured procedures, initial and always, blocking and nonblocking statements, delay control, generate statement, event control, conditional statements, multiway branching, loops, sequential and parallel blocks.
9. Verilog HDL Tasks and Functions : Function, Task, Assignment, and Finite State Machine
10. Timing Simulation in Verilog
11. Useful Modeling Techniques
12. LAB實戰部分:
【A.基礎LAB】:
Verilog 循序電路設計:正反器、暫存器、計數器、LED或七段顯示器、按鍵控制 電路、計秒器、計數器電路實 驗、Finite State Machine:比大小遊戲電路實驗、紅綠燈控制電路實驗
【B.進階LAB】:
LCD1602實驗、RS-232通訊(UART)控制電路實驗、I2C 系統電路實驗、VGA 控 制電路實驗
課程師資：
江義華 老師（教學經驗超過20年以上，同時是多家廠商聘請之專業技術）顧問） 榮獲本會績優講師】上過學員一致好評熱推的講師!
學歷： 逢甲大學資訊工程研究所、中正大學資訊工程所博士班研究
經歷： 大學電子資訊相關科系講師、自強工業基金會講師、資策會講師、科技公司技術顧問
專長： 嵌入式系統開發、智慧型嵌入式家庭自動化系統設計、8051單晶片、多套自動化系統及驅動程Driver、WEB-ERP系統、ERP系統、生產線自動化系統
http://blog.xuite.net/yhchiang/blog
學歷： 逢甲大學資訊工程研究所、中正大學資訊工程所博士班研究
經歷： 大學電子資訊相關科系講師、自強工業基金會講師、資策會講師、科技公司技術顧問
專長： 嵌入式系統開發、智慧型嵌入式家庭自動化系統設計、8051單晶片、多套自動化系統及驅動程Driver、WEB-ERP系統、ERP系統、生產線自動化系統
http://blog.xuite.net/yhchiang/blog
主辦單位:
財團法人自強工業科學基金會
學員須知：
注意事項
