自強課程

課程名稱

FPGA/Verilog HDL數位邏輯電路設計與周邊控制實戰班【含IP-Core設計應用】熱烈招生中

送FPGA 2015新版Cyclone 4代教學開發板及usb blaster下载器，市價價值4500元 <<<講師分別將實作之Verilog HDL 實際執行於Altera Cyclone 4與Xilinx Spartan6之FPGA >>>

在FPGA數位電路設計超大型積體電路設計(VLSI)或系統晶片(SOC)設計上均扮演著非常重要的角色，是軟硬體工程師在職場上必備的工具。工業4.0(生產力4.0)應用以機器手臂為重要抓手的“工業4.0”戰略，會加速智慧製造的進程。未來物聯網與工業4.0是大勢所趨，而高性能電機控制是實現工業4.0的關鍵應用。使用FPGA/Verilog可充分滿足當今磁場定向控制 (FOC) 等複雜控制演算法所提出的苛刻的時序和性能要求。本單位精心規劃「FPGA/Verilog HDL實作實戰班」學程，課程進行搭配FPGA實驗板，將會先詳細講述FPGA/Verilog HDL語法，再以主題實驗的方式進行實戰教學,並結合【IP-Core設計應用】以加速產品開發速度。

然綜觀目前國內有關的FPGA課程，均未完整解說Verilog HDL語法及其對應之數位邏輯電路之呈現。導致上完課程後，還是無法與業界銜接。
為解決此現象，課程內容針對FPGA/Verilog HDL語法與應用，採深入淺出講解並輔以LAB實戰，上完完整課程後能熟悉Verilog語言全貌，帶領大家進入以Verilog為主的各種相關設計領域，因此非常適合各層次的設計者參考使用。
PS:課程內容絕非大量講授工具應用等紙上談兵！現在，就從最實際實戰的Verilog HDL語法完整講解，讓聽完課程的學員，真正有能力設計數位邏輯電路。

課程代碼：

07C047

上課時間：

10/21~11/25(日) 每週日9:00~16:00共36小時

上課時數：

36 小時

上課地點：

台北教育中心(台北市中正區博愛路80號3樓)

課程費用：

19000元 (符合超值優惠價格者需送出報名表後，系統發出報名成功回函確認金額。)

超值優惠：

VIP企業會員價：VIP企業會員可享優惠價格 (按我)
會員優惠價： 會員於開課前七天完成報名繳費者可享會員優惠價 18000 元
會員紅利折抵：本課程歡迎使用紅利折抵，最高可使用 200 點

課程目標：

1. 目前在業界之認知，FPGA/CPLD兩大主流廠家是Altera跟Xilinx，有關各廠家的TOOL操作，廠商與相關代理商都會提供良好的訓練。所以本課程的進行，是設計語法與實作並重，透過範例與各種介面專題之設計，讓學員在以Verilog為主的各種相關設計領域中，熟悉Verilog語言全貌，大大的提升學員的數位設計與IC設計能力。
2. 課程內容進行，將由講師實際講解 Verilog Coding 的實用密技技巧之心法，讓學員心中有數位邏輯電路，手中可寫出對應Verilog程式代碼
3. 帶領學員以數位邏輯電路之思維方式，熟知Verilog程式不在是一行行的代碼，而是一塊一塊的硬體模組，進而達到在FPGA處理速度與面積間，獲得最佳效果。

修課條件：

1.資訊、資工、資管、電子、電機等相關科系畢業生
2.熟悉邏輯設計以計算機組織者佳
3.想從事CPLD, FPGA研發工作者

課程大綱：

1. FPGA工具介紹、安裝與使用及如何使用ModelSim作電路模擬：詳細介紹與使用兩大廠(Altera、Xilinx)之FPGA/CPLD開發工具Altera Quartus II 與 Xilinx ISE。
2. 階層模組觀念(Hierarchical Modeling Concepts)設計方法
3. Verilog HDL語法協定( Lexical conventions): 資料型態(data types)、記憶體(Memories)、系統任務(system tasks)、編譯命令(compiler directives)
4. Verilog HDL 模組與輸出入埠(Modules and Ports): 模組(Module definition), 輸出入埠(port declaration, connecting ports)、階層化取名(hierarchical name referencing)5. 邏輯合成(Logic Synthesis)、邏輯閘層次模型(Gate-Level Modeling)
6. Verilog HDL資料處理模型(Dataflow Modeling):持續指定(Continuous assignments), 延遲(delay specification), 運算式(expressions), 運算子(operators), 運算元(operands), 運算子種類(operator types)
7. Verilog HDL行為模型( Behavioral Modeling):結構化程序(Structured procedures), initial 及always敘述, 程序指定(阻礙指定blocking 及無阻礙指定nonblocking statements), 時序控制(delay control, event control), 條件敘述(conditional statements), 多路徑分支(multiway branching), 迴圈(loops), 循序與平行區塊(sequential and parallel blocks)
8. Verilog HDL 任務(Tasks)與函數(Functions) : 函數(Functions), 任務(Tasks), Assignment
9. 演算法狀態機(Algorithmic State Machine)、有限狀態機(Finite State Machine): Moore FSM、Mealy FSM and Modeling
10. Verilog HDL 時序及遲延(Timing and Delays)、Verilog HDL 時序仿真(Timing Simulation)
11. Verilog generate/endgenerate statement( genvar、localparam、generate if、generate for、generate case)
12. Verilog HDL有用之程式技巧(Useful Modeling Techniques):程序持續指定(assign與deassign 及 force與release)，參數(parameter) and 複寫參數(defparam, module instance)，條件式的編譯與執行，時間刻度(Time Scales) ，有用的系統任務: File ($fopen,$fdisplay,…)、隨機亂數產生器(Random Number Generation)、VCD File
13. FPGA晶片內建記憶體 (In-System Memory)、Memory Synchronous/Asynchronous Read/Write，Synchronous FIFO and Asynchronous FIFO
14.【IP-Core設計應用】: Verilog IP-Core(Intellectual Property Core)<>
●. 添加設計和發布IP-Core (Adding design and publish IP-Core)
●. 如何添加Altera的IP-Core (How to adding Altera's IP-Core: such as General-purpose input/output, PLL, Timer, RAM, ROM, UART, I2C, SPI...)
●. 移植OpenCores (Porting OpenCores: Lab UART IP)
15. 設計除錯(Design Debugging): SignalTap II 、 SignalProbe、 TimeQuest Timing Analyzer

【LAB實戰部分】
●A.基礎LAB:
Verilog 循序電路設計:正反器、暫存器(Flip-Flop)、LED或七段顯示器(一位數與多位數七段顯示器)、按鍵控制電路、計時器(Timer)/毫秒、計數器(Counter)電路實驗、Finite State Machine:比大小遊戲電路實驗、紅綠燈控制電路實驗
●B.進階LAB:
Simple 4 bit ALU implementation 、PLL電路實驗、LCD1602實驗、RS-232通訊(UART)控制電路實驗、I2C/SPI 系統電路實驗(24C08讀寫LAB)、PWM 控制電路實驗(Servo Controller)、VGA 控制電路實驗