自強課程
課程名稱
CMOS積體電路Latch-Up/Transient Latch-Up測試與防護
熱烈招生中
CMOS積體電路或電子產品之EOS(含LU)破壞是影響IC或零組件可靠性及延緩上市的重要因素,因此無論由製程上、設計上全方位的防護措施是必要的。本課程中將從為何會引發CMOS IC LU?何處寄生SCR結構?為何SCR會發生snapback?發生LU的條件、可能的EOS突波、LU現象、LU機制及各種CMOS LU 觸發模式、LU破壞模式介紹起,進而介紹LU 的靜態式測試、動態式測試、突波形式LU測試,接著將講授如何避免發生LU或如何設計出LU 免疫 IC,其中將針對佈局效應、製程效應等方向來討論,最後我們也將講授LU與ESD相互間的連動關係、及高壓製程的引發LU問題及實際案例,因此我們最後期許學員最後能充分理解並掌握CMOS LU議題及LU免疫防制的相關技術。
課程代碼:
08S042
上課時間:
11/21(四)11/22(四)9:00~16:00共12小時
上課時數:
12 小時
上課地點:
課程費用:
8500元
(符合超值優惠價格者需送出報名表後,系統發出報名成功回函確認金額。)
超值優惠:
- VIP企業會員價:VIP企業會員可享優惠價格 (按我)
- 會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 8200 元
- 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 100 點
課程目標:
本課程幫助學員了解可能的EOS突波、CMOS IC引發LU的各種機制,並且說明如何避免造成LU 傷害與各種設計考量。1. 瞭解CMOS IC為何會引發LU?
2. 瞭解CMOS IC引發LU的觸發源與觸發模式
3. 瞭解工業界CMOS IC如何做標準靜態式LU測試與突波形式LU測試
4. 瞭解各各種CMOS LU免疫設計
5. 瞭解LU 與 ESD 防護的相互關聯性
2. 瞭解CMOS IC引發LU的觸發源與觸發模式
3. 瞭解工業界CMOS IC如何做標準靜態式LU測試與突波形式LU測試
4. 瞭解各各種CMOS LU免疫設計
5. 瞭解LU 與 ESD 防護的相互關聯性
修課條件:
現職從事CMOS積體電路與電子產品之RD設計、佈局、製造、產品應用與品管、品保、FA相關技術人員 。
理工科系畢有興趣學員 (對CMOS 有初步認識者)。
現職IC RD工程師,也適合新進工程師或欲培育第二專長者。
理工科系畢有興趣學員 (對CMOS 有初步認識者)。
現職IC RD工程師,也適合新進工程師或欲培育第二專長者。
課程大綱:
I. LU Mechanisms and Trigger Modes in CMOS ICs (CMOS ICs LU的機制與觸發模式)
Why Does CMOS IC & IGBT LU ?
SCR: Device Snapback Characteristics
Latch-up Condition
II. CMOS Latch-up Model and Analysis (CMOS LU發生模型與分析)
Latch-up Sources
Latch-up Models and Mechanisms
III. Static Latch-up Testing in CMOS ICs (CMOS ICs 靜態式LU測試)
Static LU Testing & Standards
Dynamic LU Testing
Cases Study
IV. Transient Latch-up Testing in CMOS ICs (CMOS ICs 突波形式LU測試)
Transient-like Testing
Cases Study
V. CMOS LU Prevention Design (CMOS LU免疫設計)
Layout Designs of LU Prevention
Latch-up Design Rules
Process Designs of LU Prevention
VI. LU v.s. ESD Issues (LU 與 ESD 的相互關係)
Scaling Effects
LU and ESD Relation
Practical Applications: Cases Study
VII. Summary
Why Does CMOS IC & IGBT LU ?
SCR: Device Snapback Characteristics
Latch-up Condition
II. CMOS Latch-up Model and Analysis (CMOS LU發生模型與分析)
Latch-up Sources
Latch-up Models and Mechanisms
III. Static Latch-up Testing in CMOS ICs (CMOS ICs 靜態式LU測試)
Static LU Testing & Standards
Dynamic LU Testing
Cases Study
IV. Transient Latch-up Testing in CMOS ICs (CMOS ICs 突波形式LU測試)
Transient-like Testing
Cases Study
V. CMOS LU Prevention Design (CMOS LU免疫設計)
Layout Designs of LU Prevention
Latch-up Design Rules
Process Designs of LU Prevention
VI. LU v.s. ESD Issues (LU 與 ESD 的相互關係)
Scaling Effects
LU and ESD Relation
Practical Applications: Cases Study
VII. Summary
課程師資:
最高學歷:國立清華大學 電機博士
現任職務:國立聯合大學電子系 教授
重要經歷:國立聯合大學電子 系主任/所長
靜電放電防護工程學會 理事/監事
十速科技公司 顧問
深圳華為技術(海思半導體)公司 顧問
盛強電子/ 閎康科技公司 首席顧問
工研院電子所/ 偉詮電子公司 顧問
TSMC/ UMC公司 顧問
SunPal Tech 公司 研發處處長
CG電子公司 研發處處長
專長: ESD/ LU防護電路設計, 電力電子, 可靠度工程, 類比電路設計, VLSI 製程/測試
現任職務:國立聯合大學電子系 教授
重要經歷:國立聯合大學電子 系主任/所長
靜電放電防護工程學會 理事/監事
十速科技公司 顧問
深圳華為技術(海思半導體)公司 顧問
盛強電子/ 閎康科技公司 首席顧問
工研院電子所/ 偉詮電子公司 顧問
TSMC/ UMC公司 顧問
SunPal Tech 公司 研發處處長
CG電子公司 研發處處長
專長: ESD/ LU防護電路設計, 電力電子, 可靠度工程, 類比電路設計, VLSI 製程/測試
主辦單位:
財團法人自強工業科學基金會
學員須知:
注意事項