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自強課程
課程名稱
【進階2】FPGA系統整合/系統除錯設計班(自備NB)
熱烈招生中
★贈送Xilinx Spartan6 FPGA開發板(價值8,000)
三個設計基本原則，包括面積和速度的平衡互換原則，硬體可實 現原則和同步設計原則 三個個常用操作技巧，包括Ping-pong Buffer，串並轉換操作和 Pipeline流水線操作等技巧, 三個常用IP模組使用，包括片上的記憶體（SRAM、FIFO、ROM）， 時脈管理(DCM)和串列 收發器（SERDES）等。.ChipScope Pro工具介紹Core Generator產生ILA、ICON core、 ChipScope Pro Analyzer 的使用，實際用於此SoC系統Wavefrom產生及除錯Debug
課程代碼：
09C034
上課時間：
109/11/22~12/20(日)9:00~17:30共30小時
上課時數：
30 小時
上課地點：
課程費用：
17500元
(符合超值優惠價格者需送出報名表後，系統發出報名成功回函確認金額。)
超值優惠：
- VIP企業會員價：VIP企業會員可享優惠價格 (按我)
- 會員優惠價： 會員於開課前七天完成報名繳費者可享會員優惠價 16500 元
- 會員紅利折抵：本課程歡迎使用紅利折抵，最高可使用 200 點
(金銀級會員已是最優惠價，無法再使用紅利折抵。)
課程目標：
FPGA系統整合設計主要是介紹FPGA系統開發中的高級技巧，深入探討如何提高FPGA設計的性能，如何改善設計規模，進而設計出高性能低成本的產品。課程中會結合實際的工程設計碼講解並行設計技術，流水線設計技術等實用技巧，幫助學員短時間內理解和掌握這些高級技巧，並可以儘快應用到工程項目中去。
修課條件：
已經參加過FPGA系統設計入門的學習或者瞭解FPGA的開發設計流程, 具備一定的FPGA設計基礎，熟悉FPGA設計工具及Verilog HDL語言
課程大綱：
1.設計進階基本原則，包括面積和速度的平衡互換原則，硬體可實現原則和同步設計原則、和管線式(Pipeline)操作等技巧
2.講解常用操作元件，包括FIFO、Ping-pong Buffer，串並轉換操作
3.介紹原廠提供的IP模組產生器使用，包括片上的記憶體（SRAM、FIFO、ROM）， 時脈管理(DCM)和串列 收發器（SERDES）等
4.系統時脈(clock), 及重置(reset)處理及設計
5.FIFO、Ping-pong Buffer控制實習
6.RS232串列通訊介面整合AC97 audio cadec、I2C介面周邊記憶體EEPROM、 SPI 介面周邊記憶體Flash7.系統電路除錯ChipScope Pro工具介紹
8.Core Generator產生ILA、ICON core、 ChipScope Pro Analyzer 的使用，實際用於此SoC系統Wavefrom產生及Debug
2.講解常用操作元件，包括FIFO、Ping-pong Buffer，串並轉換操作
3.介紹原廠提供的IP模組產生器使用，包括片上的記憶體（SRAM、FIFO、ROM）， 時脈管理(DCM)和串列 收發器（SERDES）等
4.系統時脈(clock), 及重置(reset)處理及設計
5.FIFO、Ping-pong Buffer控制實習
6.RS232串列通訊介面整合AC97 audio cadec、I2C介面周邊記憶體EEPROM、 SPI 介面周邊記憶體Flash7.系統電路除錯ChipScope Pro工具介紹
8.Core Generator產生ILA、ICON core、 ChipScope Pro Analyzer 的使用，實際用於此SoC系統Wavefrom產生及Debug
課程師資：
業界師資Simon老師
主辦單位:
財團法人自強工業科學基金會
學員須知：
注意事項
