自強課程

課程名稱
【進階2】FPGA系統整合/系統除錯設計班 熱烈招生中
★贈送Xilinx arty_s7(市價5500)
上過學員力推課程及講師!!
三個設計基本原則,包括面積和速度的平衡互換原則,硬體可實 現原則和同步設計原則 三個個常用操作技巧,包括Ping-pong Buffer,串並轉換操作和 Pipeline流水線操作等技巧, 三個常用IP模組使用,包括片上的記憶體(SRAM、FIFO、ROM), 時脈管理(DCM)和串列 收發器(SERDES)等。.ChipScope Pro工具介紹Core Generator產生ILA、ICON core、 ChipScope Pro Analyzer 的使用,實際用於此SoC系統Wavefrom產生及除錯Debug
 課程代碼:
13C022
 上課時間:
2024/9/22(日)~10/20(日) ,每週日,9:00~16:00共30小時 
 上課時數:
30 小時
 課程費用:
19000元 (符合超值優惠價格者需送出報名表後,系統發出報名成功回函確認金額。)
 超值優惠:
  • VIP企業會員價:VIP企業會員可享優惠價格 (按我)
  • 會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 18500 元
  • 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 200 點
 課程目標:
FPGA系統整合設計主要是介紹FPGA系統開發中的高級技巧,深入探討如何提高FPGA設計的性能,如何改善設計規模,進而設計出高性能低成本的產品。課程中會結合實際的工程設計碼講解並行設計技術,流水線設計技術等實用技巧,幫助學員短時間內理解和掌握這些高級技巧,並可以儘快應用到工程項目中去。
 修課條件:
已經參加過FPGA系統設計入門的學習或者瞭解FPGA的開發設計流程, 具備一定的FPGA設計基礎,熟悉FPGA設計工具及Verilog HDL語言
 課程大綱:
1.設計進階基本原則,包括面積和速度的平衡互換原則,硬體可實現原則和同步設計原則、和管線式(Pipeline)操作等技巧
2.講解常用操作元件,包括FIFO、Ping-pong Buffer,串並轉換操作
3.介紹原廠提供的IP模組產生器使用,包括片上的記憶體(SRAM、FIFO、ROM), 時脈管理(DCM)和串列 收發器(SERDES)等
4.系統時脈(clock), 及重置(reset)處理及設計
5.FIFO、Ping-pong Buffer控制實習
6.RS232串列通訊介面整合AC97 audio cadec、I2C介面周邊記憶體EEPROM、 SPI 介面周邊記憶體Flash7.系統電路除錯ChipScope Pro工具介紹
8.Core Generator產生ILA、ICON core、 ChipScope Pro Analyzer 的使用,實際用於此SoC系統Wavefrom產生及Debug


 課程師資:
業界師資Simon老師
  主辦單位:
財團法人自強工業科學基金會
  注意事項
  • 清華大學學生優惠方案:清華大學學生可享課程最低優惠價─VIP企業會員優惠價,完成報名後須來電告知修改費用(使用本優惠價須於報名同時檢附在學中有效的清華大學學生證,且不得開立抬頭「國立清華大學」以外的三聯式公司發票)。
  • 若已報名了13C020/13C021,此班不要板材,可享有14000優惠價,不可再折紅利點數,請於報名時備註不要板子或來電告知
  • 若遇不可預測之突發因素,基金會保有相關課程調整、取消及講師之變動權。
  • 無紙化環境,輕鬆達到減碳救地球,即日起16小時以上課程結業證書或未達16小時課程上課證明皆以電子方式提供。
  • 使用VIP廠商優惠之學員,上課當日報到時須查核該公司識別證(相關證明資料)。
  • 會員紅利折抵限以原價或會員優惠價再折抵,其他方案不適用。
  • 課前請詳閱簡章之課程內容或利用課程諮詢電話。
  • 課程嚴禁旁聽,亦不可攜眷參與。
  • 優惠方案擇一使用。
  • 課程查詢或相關作業時程,請洽以下聯絡窗口。
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