自強課程

課程名稱

[全新課程]FPGA可重構晶片DSP(數位訊號處理系統)設計(自備NB) 熱烈招生中

課程代碼：

14C035

上課時間：

2025/5/11(日)~6/8(日),每週日,9:00~16:00共30 小時

上課時數：

30 小時

上課地點：

台北教育中心(台北市中正區博愛路80號3樓)

課程費用：

19000元 (符合超值優惠價格者需送出報名表後，系統發出報名成功回函確認金額。)

超值優惠：

VIP企業會員價：VIP企業會員可享優惠價格 (按我)
會員優惠價： 會員於開課前七天完成報名繳費者可享會員優惠價 18600 元
會員紅利折抵：本課程歡迎使用紅利折抵，最高可使用 100 點

課程目標：

本課程以實作為主、以業界主流FPGA為核心，學員可以掌握MATLAB 及HDL Verilog硬體描述語言的初步開發能力，教導學員從基礎學習，並且解決FPGA産品開發過程中的常見問題，每次課程都配有相關實戰訓練，每次實作訓練題目都可以FPGA硬件平台上進行下載驗證。教導學員從基礎學習，透過實作學員可以更好的理解課堂知識，迅速提高實踐水平。

課程特色：

本課程培訓基於FPGA的數位訊號處理系統架構設計流程的課程，通過本期培訓使學員不但能夠掌握FPGA的數位訊號處理系統架構硬體開發設計的思想、方法與技巧，而且可以利用FPGA的數位訊號處理系統架構設計控制領域的工程項目。

修課條件：

電子資訊類專業的大學生和研究生, 具硬體知識及基本的訊號與系統經驗之
FPGA數位訊號處理系統的軟體和硬體開發工程師, 對數位訊號處理系統(digital signal processing system design)有興趣者

課程大綱：

1FPGA為基礎之可重構晶片之數位訊號處理
2FPGA 可重構晶片之數位訊號處理系統的組成及設計思想
3Matlab & Simulink 設計方案及流程
4透過sys-gen 來產生對應IP
5Matlab & Simulink 整合HDL 硬體設計
6完整系統平台的建構,及如何Matlab & Simulink設計來驗證演算法
7完整系統, 整合HDL 硬體設計中如何使用模擬器(simulator)做完整系統平台的驗證
LAB：基本Matlab & Simulink使用在數位信號處理的操作
LAB：基本算術運算及控制設計
LAB：使用 System Generator 的訊號路由區塊設計
LAB：計數器數位信號設計及控制,使用MCode區塊來產生簡單的關係區塊
LAB：整合之前的LAB,在 System Generator 中建立一個基於 MAC 的 FIR 濾波器
LAB：系統產生器的 FIR 和 FDATool 模組指定, 實作 FIR 濾波器, 使用Xilinx Vivado在FPGA中進行Simulink模擬和設計實作

課程師資：

業界師資

主辦單位:

財團法人自強工業科學基金會

學員須知：

報名與繳退費方法｜常見問題與解決｜會員紅利積點活動辦法

注意事項

清華大學學生優惠方案：清華大學學生可享課程最低優惠價─VIP企業會員優惠價，完成報名後須來電告知修改費用(使用本優惠價須於報名同時檢附在學中有效的清華大學學生證，且不得開立抬頭「國立清華大學」以外的三聯式公司發票)。

若遇不可預測之突發因素，基金會保有相關課程調整、取消及講師之變動權。

無紙化環境，輕鬆達到減碳救地球，即日起16小時以上課程結業證書或未達16小時課程上課證明皆以電子方式提供。

使用VIP廠商優惠之學員，上課當日報到時須查核該公司識別證(相關證明資料)。

會員紅利折抵限以原價或會員優惠價再折抵，其他方案不適用。