自強課程

課程名稱

【竹科管理局補助課程】RTL Digital System Design in Verilog(實作) 熱烈招生中

📢早鳥方案於 5/21 前報名：
🥇園區內：1500元
🥈園區外：3000元

※任職於【科學園區廠商】優先錄取!
※早鳥優惠價統一於確定開課後修改金額!

💥上課出席率需達７５％💥

課程代碼：

14S365

上課時間：

114/6/18 和 6/25，周三，9：00 - 17：30，共2週15小時

上課時數：

15 小時

上課地點：

清華大學第四綜合大樓(清華大學東側門入口處左手邊即為自強基金會大門入口/清大郵局左側)

課程費用： (以下費用已由竹科管理局補助80%)

3500元 (科學園區廠商優惠價格需送出報名表後，系統發出報名成功回函確認金額。)

超值優惠：

科學園區廠商優惠價： 2000 元(★繳費完成才算報名成功喔★)

課程目標：

本課程將介紹RTL邏輯電路/系統設計的基本觀念和方法。為了達到學與用的目的，我們一方面深入淺出地介紹理論與設計概念，同時也以通用的Verilog硬體描述語言(HDL)，舉實例介紹具體步驟和設計考量。學員可以從本課程理解RTL邏輯電路/系統設計的基本觀念和方法，同時也對硬體設計語言有貼進實務的認識。

修課條件：

半導體產業暨相關系統業者之在職人士或有相關技術需求者。

課程大綱：

1.Introduction to digital logics
2.HDL(硬體描述語言), an introduction
■ Verilog, VHDL
3.Verilog
■ Language structures
■ Basic constructs
4.Basic logic gate design and practices
■ Test bench design with practices
5.Verilog, modeling at the data flow level
■ Design examples and discussion
6.Verilog, behavioral modeling
■ Design examples and discussion

課程師資：

吳紹懋副教授
學歷：美國馬里蘭大學電機工程博士
專長：IC設計、RFID sensors and applications、Power management IC
現任：元智大學電機工程學系副教授

主辦單位:

國家科學及技術委員會新竹科學園區管理局

執行單位：

財團法人自強工業科學基金會