自強課程
課程名稱
【2026NEW】IC 晶片級靜電放電 (ESD) 防護設計
熱烈招生中
課程代碼:
15S053
上課時間:
2026/4/16(四) 4/17(五)9:00~16:00共12小時
上課時數:
12 小時
課程費用:
10000元
(符合超值優惠價格者需送出報名表後,系統發出報名成功回函確認金額。)
超值優惠:
- VIP企業會員價:VIP企業會員可享優惠價格 (按我)
- 會員優惠價: 會員於開課前七天完成報名繳費者可享會員優惠價 9700 元
- 會員紅利折抵:本課程歡迎使用紅利折抵,最高可使用 100 點
(金銀級會員已是最優惠價,無法再使用紅利折抵。)
課程目標:
在積體電路與電子產品中,靜電放電(Electrostatic Discharge, ESD)所造成的損傷是影響 IC 可靠度與產品良率的關鍵因素之一,因此必須在製程技術與電路設計層面同步建立完善且系統化的防護措施。本課程為積體電路 ESD 防護設計之核心課程,同時亦為新進工程師進入 ESD 領域所需之重要訓練。課程內容著重於 ESD 事件發生的物理機制、常見 ESD 失效模式,以及各類標準 ESD 測試模型(如 HBM、MM、CDM)之原理與差異,說明其對 IC ESD 防護電路設計與可靠度評估所產生的影響,並進一步探討在完成 IC 設計後,如何規劃合適的 ESD 測試組合與驗證策略。課程最後將介紹 IC ESD 防護技術的發展趨勢、相關設計法則(Design Rules),以及全晶片層級 ESD 防護架構之設計考量與實務應用。
課程特色:
本通用課程將從ESD現象、ESD破壞模式、ESD與TLP測試介紹起,進而談論IC ESD測試程序、晶片級ESD防護概念及全晶片的ESD防護,最後期許學員能充分理解IC靜電防護電路設計中之ESD防制意義。
課程大綱:
1. Introduction to ESD (ESD簡介)
Overview of Electrostatic Discharge (ESD)
Comparisons between ESD and EOS
Mechanisms of Electrostatic Generation & Discharge
2. ESD Stress Models (ESD 破壞方式與測試模式)
Human Body Model (HBM)/Machine Model (MM)/Charged Device Model (CDM)
Comparisons among ESD Stress Models
Standard ESD Testing Procedures and Compliance
3. Transmission Line Pulse Testing (元件級TLP 測試模式)
Fundamentals of Transmission Line Pulse (TLP) Testing
TLP Measurement Standards and Test Setup
Correlation and Comparisons between ESD and TLP Results
4. Design Concept of Chip-Level ESD Protection (晶片級靜電放電防護的設計概念)
Fundamentals of On-Chip ESD Protection
Evolution of ESD Protection Devices and Circuits
Breakdown-Based Protection Device Methodologies
Basic ESD Design Rules and Layout Considerations
5. Whole Chip ESD Protections (全晶片ESD防護設計)
Input Pin ESD Protection Design
Output Pins ESD Protection Design
Static ESD Clamp Design
Transient Power Clamp Design
Mixed-mode and Advanced ESD Protection Schemes
6. Summary (課程總結)
Overview of Electrostatic Discharge (ESD)
Comparisons between ESD and EOS
Mechanisms of Electrostatic Generation & Discharge
2. ESD Stress Models (ESD 破壞方式與測試模式)
Human Body Model (HBM)/Machine Model (MM)/Charged Device Model (CDM)
Comparisons among ESD Stress Models
Standard ESD Testing Procedures and Compliance
3. Transmission Line Pulse Testing (元件級TLP 測試模式)
Fundamentals of Transmission Line Pulse (TLP) Testing
TLP Measurement Standards and Test Setup
Correlation and Comparisons between ESD and TLP Results
4. Design Concept of Chip-Level ESD Protection (晶片級靜電放電防護的設計概念)
Fundamentals of On-Chip ESD Protection
Evolution of ESD Protection Devices and Circuits
Breakdown-Based Protection Device Methodologies
Basic ESD Design Rules and Layout Considerations
5. Whole Chip ESD Protections (全晶片ESD防護設計)
Input Pin ESD Protection Design
Output Pins ESD Protection Design
Static ESD Clamp Design
Transient Power Clamp Design
Mixed-mode and Advanced ESD Protection Schemes
6. Summary (課程總結)
課程師資:
業界師資
主辦單位:
財團法人自強工業科學基金會
學員須知:
注意事項



