自強課程

課程名稱
【補助申請中】Verilog FPGA數位電路設計模擬(實作) 如期開班
⭐⭐《企業內訓應援》詳見注意事項 ⭐⭐
 課程代碼:
15S401
 上課時間:
115/6/14-7/19,週日,09:00~17:30,共5週35小時。(6/21停課) 
 上課時數:
35 小時
 課程費用:
24000元 (符合超值優惠價格者需送出報名表後,系統發出報名成功回函確認金額。)
 課程目標:
Verilog硬體描述語言(HDL:Hardware Description Language)的設計理念在FPGA數位電路設計、超大型積體電路設計(VLSI)、及系統晶片(SoC)設計上均扮演著非常重要的角色,是軟硬體工程師在職場上必備的工具。本課程的特色在於由淺而深、使學習者能夠快速的入門、快速的活用、具體的學習到Vivado Verilog HDL及晶片的設計技巧,循序漸近的探討Verilog HDL的設計理念,並搭配精彩而簡易的Vivado/Vitis設計範例,實際的在Xilinx FPGA硬體板上徹底的實習數位電路及計算機架構設計;最後將說明從Verilog升級至System Verilog的方法。
 修課條件:
大專以上電子、電機、資工等相關科系,具備有數位電路設計基礎者選修。
 課程大綱:
1.Verilog電路模組架構及運算子使用方法說明
2.Verilog行為模式描述及代表性循序指令說明(always、if-else、case)
3.Vivado電路模擬及Xilinx FPGA電路設計實習
4.Verilog循序電路設計總覽及微處理器界面設計說明
5.基礎轉換應用電路設計實習
6.Verilog有限狀態機控制器設計(FSM : Finite State Machine Controller)
7.良好的HDL設計風格(Coding Style)說明
8.基礎控制器電路設計實習
9.Code Coverage測試覆蓋率及設計優劣分析
10.晶片合成(Chip Synthesis)方法及時序分析說明
11.Layout後的電路模擬及驗證(Post Layout Simulation)設計實習
12.晶片內建記憶體及FIFO控制電路設計實習
13.RS-232通訊控制電路設計實習
14.ILA電路除錯邏輯分析儀使用實習
15.MMCM/PLL, VGA控制電路設計實習
16.I2C系統專題設計實習
17.SPI系統專題設計實習
18.從Verilog升級至System Verilog
 課程師資:
鄭羽熙 博士
學歷:國立台灣大學 電機系博士
專長:Machine learning and Artificial Intelligence application、Multi-core parallel processing and GPU massive processing、Embedded SoC and AI edge computing system、FPGA,SoPC, and Chip Design、Video codec application
  主辦單位:
財團法人自強工業科學基金會
  注意事項

★課程費用包含:講義及稅。(不提供午餐)
★計畫補助課程不適用於其他基金會優惠方案及不可使用紅利點數折抵費用。
★計畫補助課程《確定開課》/《線上課程講義寄出》後,若因故無法上課,則不予退費。

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  • 若遇不可預測之突發因素,基金會保有相關課程調整、取消及講師之變動權。
  • 無紙化環境,輕鬆達到減碳救地球,即日起16小時以上課程結業證書或未達16小時課程上課證明皆以電子方式提供。
  • 本課程不適用廠商VIP折扣優惠
  • 課前請詳閱簡章之課程內容或利用課程諮詢電話。
  • 課程嚴禁旁聽,亦不可攜眷參與。
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