自強課程

課程名稱

進階Verilog FPGA數位電路設計模擬（實作）熱烈招生中

<課程贈送Xilinx FPGA開發板>>

課程代碼：

15S420

上課時間：

116/1/9-1/23，週六，09:00~17:00，共3週21小時。

上課時數：

21 小時

上課地點：

清華大學第四綜合大樓(清華大學東側門入口處左手邊即為自強基金會大門入口/清大郵局左側)

課程費用：

21000元 (符合超值優惠價格者需送出報名表後，系統發出報名成功回函確認金額。)

超值優惠：

VIP企業會員價：VIP企業會員可享優惠價格 (按我)
會員優惠價： 會員於開課前七天完成報名繳費者可享會員優惠價 18900 元
早安鳥方案：會員於開課二週前(含)報名並完成繳費，可享超值優惠價 17850 元

課程目標：

Verilog硬體描述語言(HDL:Hardware Description Language)的設計理念在FPGA數位電路設計、超大型積體電路設計(VLSI)、及系統晶片(SoC)設計上均扮演著非常重要的角色，是軟硬體工程師在職場上必備的工具。
本進階課程是基於已熟悉Verilog硬體描述語言的設計基礎，進一步學習數位電路平行處理架構的應用案例；課程內容說明如何將複雜的電路規格分層剖析，一一整合實現，並且以數個精彩的實際案例分別在Xilinx FPGA硬體板上進行實作與分析；最後將說明從Verilog升級至System Verilog的方法。
本課程的最大目標是引導學員設計更複雜及更平行的架構電路、快速的提升設計能力、快速的活用設計工具、具體且靈活的學習到FPGA及晶片平行處理架構的進階設計技巧，以便在職場上可以迎接更具挑戰性的產品。

修課條件：

大專以上電子、電機、資工等相關科系，具備有數位電路設計基礎者選修。

課程大綱：

1.具有Embedded Memory控制架構的設計實習
2.具有Embedded FIFO控制架構的設計實習
3.在RS-232通訊控制電路中加入Embedded FIFO設計實習
4.高階Pipeline乘法器計算架構介紹及實習
5.整合Embedded Memory及Pipeline乘法器一同運作
6.MMCM/PLL電路速度提升設計實習
7.分析並提升Pipeline乘法器計算速度實習
8.整合Embedded FIFO至I2C控制電路一同運作
9.整合Embedded FIFO至SPI控制電路一同運作
10.影像處理加速器設計實習
11.視訊處理器設計實習
12.Systolic Array Processor平行計算架構設計實習
13.GPU及TPU平行計算架構介紹
14.從Verilog升級至System Verilog

課程師資：

鄭羽熙博士
學歷：國立台灣大學電機系博士
專長：Machine learning and Artificial Intelligence
application、Multi-core parallel processing and GPU massive processing、Embedded SoC and AI edge computing system、FPGA,SoPC, and Chip Design、Video codec application

主辦單位:

財團法人自強工業科學基金會

學員須知：

報名與繳退費方法｜常見問題與解決｜會員紅利積點活動辦法

注意事項

清華大學學生優惠方案：清華大學學生可享課程最低優惠價─VIP企業會員優惠價，完成報名後須來電告知修改費用(使用本優惠價須於報名同時檢附在學中有效的清華大學學生證，且不得開立抬頭「國立清華大學」以外的三聯式公司發票)。

★★★此班不要板材,可享有11,000優惠價,不可再折紅利點數,請於報名時備註不要板子或來電告知。

若遇不可預測之突發因素，基金會保有相關課程調整、取消及講師之變動權。

無紙化環境，輕鬆達到減碳救地球，即日起16小時以上課程結業證書或未達16小時課程上課證明皆以電子方式提供。

使用VIP廠商優惠之學員，上課當日報到時須查核該公司識別證(相關證明資料)。

課前請詳閱簡章之課程內容或利用課程諮詢電話。

課程嚴禁旁聽，亦不可攜眷參與。