自強課程

課程名稱

【竹科管理局補助課程】RTL Digital System Design in Verilog(實作) 熱烈招生中

課程代碼：

13S363

上課時間：

113/07/03~113/07/31，週三 18:30~21:30，共5週15小時。

上課時數：

15 小時

上課地點：

清華大學第四綜合大樓(清華大學東側門入口處左手邊即為自強基金會大門入口/清大郵局左側)

課程費用： (以下費用已由竹科管理局補助80%)

3000元 (科學園區廠商優惠價格需送出報名表後，系統發出報名成功回函確認金額。)

超值優惠：

科學園區廠商優惠價： 1500 元(★繳費完成才算報名成功喔★)

課程目標：

本課程將介紹RTL邏輯電路/系統設計的基本觀念和方法。為了達到學與用的目的，我們一方面深入淺出地介紹理論與設計概念，同時也以通用的Verilog硬體描述語言(HDL)，舉實例介紹具體步驟和設計考量。學員可以從本課程理解RTL邏輯電路/系統設計的基本觀念和方法，同時也對硬體設計語言有貼進實務的認識。

修課條件：

半導體產業暨相關系統業者之在職人士或有相關技術需求者。

課程大綱：

1.Introduction to digital logics
2.HDL(硬體描述語言), an introduction
■ Verilog, VHDL
3.Verilog
■ Language structures
■ Basic constructs
4.Basic logic gate design and practices
■ Test bench design with practices
5.Verilog, modeling at the data flow level
■ Design examples and discussion
6.Verilog, behavioral modeling
■ Design examples and discussion

課程師資：

吳紹懋教授
現任職務：元智大學電機工程學系教授
最高學歷：
–B.S. 交通大學電子工程系
–M.S., Ph.D. Electrical Engineering Dept., University of Maryland, U.S.A.
重要經歷：
–IBM, NY, 1986-1992 (Staff Engineer)
專長：
–交換式電源供應器設計
–Analog and Mixed-Signal IC Design
(PLL, Data Converter, Power IC, CMOS Sensors, UHF Sensor RFID)

主辦單位:

國家科學及技術委員會新竹科學園區管理局

執行單位：

財團法人自強工業科學基金會

學員須知：

報名與繳退費方法｜常見問題與解決｜會員紅利積點活動辦法

注意事項

※請前往竹科管理局廠商與單位名錄進行查詢，即可判斷公司是否為園區內廠商。

本計畫鼓勵女性學員報名參加培訓課程，必要時得優先錄取。
本計畫以竹科園區事業單位從業員工為主優先錄取，若有名額將開放有志進入園區就業人士報名參加。
防疫期間如有居家隔離、居家檢疫、自主健康管理且有呼吸道感染症狀等情形者，務必遵守中央流行疫情指揮中心防疫措施，請勿出席。

若遇不可預測之突發因素，基金會保有相關課程調整、取消及講師之變動權。
無紙化環境，輕鬆達到減碳救地球，即日起16小時以上課程結業證書或未達16小時課程上課證明皆以電子方式提供。
本課程不適用廠商VIP折扣優惠
課前請詳閱簡章之課程內容或利用課程諮詢電話。
課程嚴禁旁聽，亦不可攜眷參與。
優惠方案擇一使用。

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課程查詢或相關作業時程，請洽以下聯絡窗口。

聯絡資訊

03-5623116#3610 鄒小姐 yhtsou@tcfst.org.tw

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