自強課程

課程名稱

【竹科管理局補助課程】Verilog FPGA數位電路設計模擬(實作) 熱烈招生中

課程贈送Xilinx FPGA開發板~
授課講師滿意度高達97%

課程代碼：

13S364

上課時間：

113/06/15-113/07/13，週六 09:00~17:00，共5週35小時。

上課時數：

35 小時

上課地點：

清華大學第四綜合大樓(清華大學東側門入口處左手邊即為自強基金會大門入口/清大郵局左側)

課程費用： (以下費用已由竹科管理局補助80%)

12000元 (科學園區廠商優惠價格需送出報名表後，系統發出報名成功回函確認金額。)

超值優惠：

科學園區廠商優惠價： 10000 元(★繳費完成才算報名成功喔★)

課程目標：

Verilog硬體描述語言(HDL: Hardware Description Language)的設計理念在FPGA數位電路設計、超大型積體電路設計(VLSI)、及系統晶片(SOC)設計上均扮演著非常重要的角色，也是軟硬體工程師在職場上必備的工具。本課程的特色在於由淺而深、使學習者能夠快速的入門、快速的活用、具體的學習到Vivado Verilog HDL及晶片的設計技巧，循序漸近的探討Verilog HDL的設計理念，並搭配精彩而簡易的Vivado/Vitis設計範例，實際的在Xilinx FPGA硬體板上徹底的實習數位電路及計算機架構設計，增強在職場上的競爭力。

修課條件：

大專以上電子、電機、資工等相關科系，具備有數位電路設計基礎者選修。

課程大綱：

1.Verilog電路模組架構及運算子使用方法說明
2.Verilog行為模式描述及代表性循序指令說明(always、if-else、case)
3.Vivado電路模擬及Xilinx FPGA電路設計實習
4.Verilog循序電路設計總覽及微處理器界面設計說明
5.基礎轉換應用電路設計實習
6.Verilog有限狀態機控制器設計(FSM:Finite State Machine Controller)
7.良好的HDL設計風格(Coding Style)說明
8.基礎控制器電路設計實習
9.Code Coverage測試覆蓋率及設計優劣分析
10.晶片合成(Chip Synthesis)方法及時序分析說明
11.Layout後的電路模擬及驗證(Post Layout Simulation)設計實習
12.晶片內建記憶體及FIFO控制電路設計實習
13.RS-232通訊控制電路設計實習
14.ILA電路除錯邏輯分析儀使用實習
15.PLL,VGA控制電路設計實習
16.I2C系統專題設計實習
17.SPI系統專題設計實習
18.XADC系統專題設計實習

課程師資：

鄭羽熙博士
最高學歷：國立台灣大學電機工程學系博士
專長：人工智慧與機器學習應用、GPU平行加速處理、視訊演算法開發、嵌入式SOC系統開發、晶片與FPGA設計開發、智慧行車系統開發

主辦單位:

國家科學及技術委員會新竹科學園區管理局

執行單位：

財團法人自強工業科學基金會

相關課程：

13S366 【竹科管理局補助課程】SoPC應用系統開發(實作)

學員須知：

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注意事項

※請前往竹科管理局廠商與單位名錄進行查詢，即可判斷公司是否為園區內廠商。